In che modo 224G SerDes guida la transizione al networking ottico 1.6T?

Raddoppiando la velocità del segnale elettrico a canale singolo da 100 Gbps a 200 Gbps, l'interfaccia elettrica a 8 canali consente alla larghezza di banda del sistema di passare direttamente da 800G a 1.6T senza aumentare il numero di canali fisici. Tuttavia, questo raddoppio della velocità comporta anche una reazione a catena, imponendo requisiti ingegneristici estremamente rigorosi in termini di integrità del segnale, equalizzazione e algoritmi di elaborazione del segnale, tecnologia di packaging dei chip, consumo energetico complessivo e gestione termica.

Questo articolo esaminerà come la tecnologia SerDes si è evoluta da 112G a 224G. Esaminerà i compromessi di progettazione e le sfide di implementazione dell'architettura dell'interfaccia elettrica 8x200 Gbps alla base di 1.6T e fornirà un'analisi dettagliata delle strategie di implementazione per i moduli ottici 1.6T DR8 e 2xFR4.

Panoramica su 224G SerDes: che cos'è 224G SerDes?

SerDes (Serializer/Deserializer) è una tecnologia di interfaccia ad alta velocità di basso livello. Il suo compito principale è convertire i dati paralleli a bassa velocità in segnali seriali ad alta velocità all'interno di dispositivi come i chip ASIC, per poi ripristinarli in dati paralleli all'estremità ricevente. Attraverso questa conversione da seriale a parallelo, dispositivi ad alta velocità come switch, schede di interfaccia di rete (NIC) e moduli ottici possono supportare il trasferimento ad alta frequenza di enormi quantità di dati senza ricorrere semplicemente all'aggiunta di pin fisici e cablaggi.

Il settore lo chiama "224G SerDes" ed è un'interfaccia elettrica ad alta velocità progettata per la modulazione del segnale PAM4 a livello 224G. È importante chiarire un malinteso comune: "224G" si riferisce a un livello generazionale della velocità del segnale fisico, ma il payload netto effettivo trasportato da un singolo canale non è esattamente di 224 Gbps. Prendiamo ad esempio l'interfaccia 1.6TAUI-8. Questa è definita nella specifica OSFP MSA e il livello sottostante utilizza un segnale 106.25 GBd 224G-PAM4. La velocità di trasmissione effettiva del singolo canale è di 200 Gbps.

Come può un SerDes a 224G supportare una rete a 1.6T?

Il passaggio da 112G a 224G SerDes ristruttura essenzialmente la logica di espansione dell'evoluzione dell'interfaccia elettrica verso 1.6T. In precedenza, l'aumento della larghezza di banda totale si basava principalmente sull'"aggiunta di canali fisici", mentre 224G SerDes raddoppia direttamente la capacità di trasporto dati di un segnale elettrico a singolo canale da 100 Gbps a 200 Gbps.

Il cambiamento architetturale fondamentale è molto diretto: a canale singolo 100 Gbps → singolo canale da 200 Gbps.

Perché l'architettura PAM4 a 8×200 Gbps è più scalabile?

Nell'era degli 800G, un'architettura a 8×100 Gbps era sufficiente per soddisfare i requisiti di larghezza di banda aggregata. Se 1.6T utilizza ancora la soluzione a 100 Gbps per canale singolo di 112G-PAM4, l'intero sistema dovrebbe essere ampliato a 16 interfacce elettriche.

Raddoppiare il numero di canali significa avere molte più piste fisiche ad alta velocità tra il chip ASIC dello switch e il modulo ottico. Questo riduce davvero lo spazio per il routing del PCB e rende il packaging del chip, le dimensioni del connettore e l'integrazione complessiva molto più difficili.

Per le interfacce host OSFP che utilizzano ancora un design a 8 canali, la specifica 1.6TAUI-8 offre un percorso evolutivo fluido senza aumentare il numero di canali—superando direttamente la soglia di larghezza di banda di 1.6T e mantenendo al contempo la densità fisica di 8 canali.

Come fa 8×200 Gbps PAM4 a raggiungere 1.6T?

La modalità 1.6TAUI-8 definita da OSFP MSA utilizza 8 coppie di canali elettrici differenziali, basati sulla modulazione del segnale 224G-PAM4 a 106.25 GBd. Ogni canale ha una velocità nominale di 200 Gbps e 8 canali in parallelo forniscono una larghezza di banda totale di 1.6 Tbps: 8 × 200 Gb/s = 1.6 Tb/s 

A livello di interfaccia host, OSFP MSA ha previsto combinazioni flessibili di mappatura PMD, tra cui 1×1.6T, 2×800G, 4×400G e 8×200G. Va notato che si tratta di definizioni di mappatura a livello di specifica; la modalità specifica di offloading o connessione diretta supportata dal dispositivo nella distribuzione effettiva dipende dall'ASIC dello switch, dalla soluzione del modulo ottico, dal protocollo di comunicazione sottostante e dall'implementazione firmware specifica.

Il passaggio a SerDes 224G ha cambiato completamente il paradigma di scalabilità delle interconnessioni da 1.6T: invece di raddoppiare il numero di canali fisici ad alta velocità, la larghezza di banda di ciascun canale viene raddoppiata direttamente.

Vantaggi principali e sfide ingegneristiche dei SerDes 224G

I vantaggi architetturali del passaggio da 112G a 224G SerDes sono evidenti, ma il raddoppio della velocità di baud aumenta significativamente anche le difficoltà ingegneristiche. Il valore pratico di 224G deve essere valutato obiettivamente, bilanciando i vantaggi tecnologici con le difficoltà ingegneristiche.

Maggiore densità di larghezza di banda

Con il passaggio della velocità del segnale elettrico per canale da 100 Gbps a 200 Gbps, la larghezza di banda aggregata raddoppia mantenendo l'interfaccia elettrica standard a 8 canali. Il suo valore fondamentale non risiede nell'aggiunta di più porte fisiche, ma nell'aumento significativo della densità di banda per unità di spazio. Questo è particolarmente importante per le piattaforme di calcolo AI con vincoli di spazio—all'interno delle dimensioni di un determinato package del chip, dello spazio sul pannello frontale dello switch e del volume limitato dello chassis, una singola interfaccia deve gestire una densità maggiore di throughput del traffico.

Numero di canali dimezzato, ma difficoltà di progettazione elettrica notevolmente aumentata

Rispetto alla larghezza di banda equivalente ottenuta tramite 16×100G, l'architettura 8×200G richiede la metà dei canali fisici, riducendo la congestione del PCB e la pressione sul packaging causate dalla sovrapposizione delle piste. Tuttavia, il compromesso è che la tolleranza ingegneristica di un singolo canale elettrico viene compressa al limite estremo. Il baud rate è aumentato notevolmente e ciò ha un effetto fortemente negativo sull'attenuazione alle alte frequenze. Elementi quali perdita di inserzione, riflessione del segnale, diafonia tra i canali, effetti parassiti dei via, deformazione meccanica dei connettori e perdita dielettrica del PCB possono minacciare direttamente l'integrità del segnale. Lo standard OIF CEI-224G, che specifica varie distanze di interconnessione come chip-to-module (C2M), sottolinea la collaborazione multilivello—l'architettura SerDes, le piste ad alta frequenza, la selezione dei connettori e il packaging dei chip devono essere perfezionati come processo di ingegneria a livello di sistema.

Sfide relative alla potenza per bit e alla dissipazione del calore

In sostanza, se si può raddoppiare la velocità del singolo canale, si dovrebbe riuscire a ridurre la potenza per bit (pJ/bit), perché si otterrà il doppio della larghezza di banda con un numero inferiore di canali fisici. Tuttavia, ciò non significa automaticamente che il modulo ottico o l'intero sistema consumeranno meno energia. La quantità di energia utilizzata dipende dalla complessità del front-end analogico SerDes e degli algoritmi DSP, dall'efficienza dei componenti ottici e dal costo della compensazione della perdita di collegamento. Anche le difficoltà di dissipazione del calore associate all'elevato consumo energetico rappresentano una grande preoccupazione. Con l'aumento drastico della densità termica per unità di volume, la dissipazione passiva del calore garantita dal solo involucro del modulo ottico è insufficiente; è necessario considerare congiuntamente il design del dissipatore del modulo, l'ottimizzazione del flusso d'aria dello chassis dello switch e la capacità complessiva del sistema di dissipare il calore.

L'integrità del segnale, gli algoritmi di equalizzazione e la FEC sono tutti collegati. La velocità del segnale elettrico raddoppia, erodendo direttamente il margine del diagramma a occhio, e le perdite ad alta frequenza distorcono gravemente il segnale PAM4, che in origine era chiaro. Per attenuare le compromissioni del canale, i sistemi 224G devono fare affidamento su algoritmi di equalizzazione più aggressivi e su capacità di riparazione del segnale DSP sia all'estremità del trasmettitore (Tx) sia a quella del ricevitore (Rx); ai livelli di protocollo e collegamento, è inoltre necessario un meccanismo di correzione degli errori in avanti (FEC) più robusto per garantire il tasso di errore sui bit target. Il gruppo di lavoro sugli standard IEEE P802.3dj sta attualmente definendo le specifiche 200G, 400G, 800G e 1.6T, con un focus centrale su un'interfaccia elettrica a singolo canale da 200 Gbps. Ciò dimostra che 224G SerDes è più di un semplice sostituto di un chip di interfaccia; è un aggiornamento completo che include SerDes, instradamento PCB, connettori, DSP, FEC, packaging ottico e progettazione termica.

Implementazione SerDes a 224G nei moduli ottici da 1,6T

La mappatura dei SerDes a livello 224G su un'architettura specifica di modulo ottico da 1,6T rivela più chiaramente il suo valore ingegneristico. Nell'implementazione reale, sebbene i sistemi sottostanti siano tutti basati su 8 interfacce elettriche 200G-PAM4 per operare alla larghezza di banda aggregata completa di 1,6T, sul lato ottico esiste una chiara divergenza nel percorso di implementazione: DR8 si basa sulla tecnologia a fibra parallela, mentre 2×FR4 adotta un'architettura WDM (CWDM) a doppio percorso e 4 canali.

1.6T DR8 (Soluzione monomodale parallela): Utilizza un package OSFP Twin-port (2×800G) e al suo interno sono presenti due collegamenti ottici paralleli indipendenti a 4 canali da 200G-PAM4, ciascuno dei quali inizia tramite un'interfaccia Dual MPO-12/APC. Ciò supporta una distanza di trasmissione fino a 500 metri su fibra monomodale. Questa architettura elimina la perdita di inserzione e la complessità di assemblaggio dei componenti del multiplexing a divisione di lunghezza d'onda (WDM), rendendola ideale per connessioni dirette dorsali a breve distanza, ad alta larghezza di banda e ad alta densità, all'interno dei data center.

1.6T 2×FR4 (Soluzione di multiplexing a divisione di lunghezza d'onda grossolana): Basandosi inoltre su 8×200G interfacce elettriche per fornire una larghezza di banda totale di 1.6 Tbps, il lato ottico è costituito da due sotto-collegamenti FR4 a 4 canali. Ogni sotto-collegamento multiplexa quattro segnali ottici 200G-PAM4 su una griglia di lunghezze d'onda CWDM4 con una finestra di 1310nm, trasmettendo e ricevendo tramite un'interfaccia standard Duplex LC (Dual Duplex LC/UPC), ottenendo una trasmissione stabile su fibra monomodale fino a 2 chilometri. Rispetto alle soluzioni parallele multifibra, riduce significativamente il consumo di risorse di nuclei di fibra negli scenari a media-lunga distanza o tra data center.

Questi due progetti tipici mostrano che la stessa tecnologia di interfaccia elettrica a canale singolo da 200G può essere utilizzata in modi diversi per creare schemi di implementazione ottica differenti: DR8 utilizza il parallelismo multifibra per supportare interconnessioni ad alta densità e a breve distanza all'interno dei data center, mentre 2×FR4 supera i limiti della distanza e riduce l'utilizzo dei nuclei di fibra attraverso il multiplexing a divisione di lunghezza d'onda. Durante la pianificazione della rete, è necessario tenere presenti alcuni aspetti, come le risorse specifiche di cablaggio delle condutture, i piani di suddivisione delle porte e i dettagli dei parametri nella scheda tecnica del prodotto.

Conclusione

SerDes 224G sta definendo il paradigma elettrico alla base delle reti ad alta velocità da 1.6T—la sua importanza fondamentale risiede nel mantenere i limiti fisici del sistema delle interfacce elettriche a 8 canali attraverso un salto di velocità a canale singolo di 200G. Tuttavia, per tradurre questo vantaggio architetturale in una capacità di elaborazione affidabile per i servizi è necessario un approccio ingegneristico collaborativo lungo l'intera catena, che comprenda il front-end analogico SerDes, l'integrità del canale, i connettori ad alta densità, gli algoritmi DSP/FEC, il packaging avanzato e la dissipazione del calore del sistema.

Per rispondere alle diverse esigenze di implementazione della potenza di calcolo, QSFPTEK ha lanciato soluzioni di moduli ottici 1.6T che coprono diverse topologie ottiche. Offrendo configurazioni diversificate che bilanciano distanza di trasmissione, overhead della fibra e densità di packaging, QSFPTEK mira ad aiutare i team di architettura di rete a costruire senza difficoltà una base di interconnessione ottica altamente resiliente per i cluster di calcolo AI di nuova generazione, proteggendo al contempo gli investimenti nell'infrastruttura esistente.