224G SerDesは1.6T光ネットワーキングへの移行をどのように推進するのか？

シングルチャネルの電気信号速度を100 Gbpsから200 Gbpsへ倍増することで、8チャネル電気インターフェースは、物理チャネル数を増やすことなく、システム帯域幅を800Gから1.6Tへ直接引き上げることができます。しかし、この速度の倍増は連鎖的な影響ももたらし、信号完全性、イコライゼーションおよび信号処理アルゴリズム、チップパッケージング技術、全体の消費電力、熱管理に対して極めて厳格なエンジニアリング要件を課します。

この記事では、SerDes技術が112Gから224Gへどのように進化してきたかを見ていきます。また、1.6Tを支える8x200 Gbps電気インターフェースアーキテクチャの設計上のトレードオフと実装上の課題を取り上げ、1.6T DR8および2xFR4光モジュールの実装戦略を詳しく考察します。

224G SerDesの概要：224G SerDesとは？

SerDes（Serializer/Deserializer)は、低レベルの高速インターフェース技術です。その中核的な役割は、ASICチップなどのデバイス内で低速のパラレルデータを高速のシリアル信号に変換し、受信側で再びパラレルデータに戻すことです。このシリアル／パラレル変換により、スイッチ、ネットワークインターフェースカード（NIC）、光モジュールなどの高速デバイスは、物理ピンや配線を盲目的に増やすことなく、大量のデータを高周波数でスループット処理できます。

業界ではこれを「224G SerDes」と呼んでおり、224G レベルの PAM4 信号変調向けに設計された高速電気インターフェースです。よくある誤解を解くことが重要です。「224G」は物理信号レートの世代レベルを指しますが、単一チャネルで運ばれる正味の有効ペイロードは正確に 224 Gbps ではありません。たとえば 1.6TAUI-8 インターフェースを見てみましょう。これは OSFP MSA 仕様で定義されており、基礎レイヤーでは 106.25 GBd の 224G-PAM4 信号を使用します。有効な単一チャネル伝送速度は 200 Gbps です。

224G SerDesはどのように1.6Tネットワークをサポートできるのか？

112Gから224G SerDesへの移行は、本質的に1.6Tに向けた電気インターフェース進化の拡張ロジックを再構築します。従来、総帯域幅の増加は主に「物理チャネルの追加」に依存していましたが、224G SerDesは単一チャネルの電気信号のデータ伝送容量を100 Gbpsから200 Gbpsへ直接倍増させます。

アーキテクチャの中核となる変更は非常に明確です：シングルチャネル 100 Gbps → シングルチャネル 200 Gbps.

8×200 Gbps PAM4 アーキテクチャはなぜよりスケーラブルなのですか？

800G時代には、8×100 Gbpsアーキテクチャで、集約帯域幅の要件を満たすのに十分でした。1.6Tが依然として112G-PAM4の単一チャネル100 Gbpsソリューションを使用する場合、システム全体を16個の電気インターフェースに拡張する必要があります。

チャネル数が倍になるということは、スイッチ ASIC チップと光モジュールの間に、より多くの高速物理トレースが必要になるということです。これにより PCB 配線のスペースが大幅に減り、チップパッケージング、コネクタサイズ、全体的な統合がはるかに難しくなります。

8チャネル設計をまだ使用しているOSFPホストインターフェース向けに、1.6TAUI-8仕様は、チャネル数を増やすことなく円滑な進化パスを提供し—8チャネルの物理密度を維持しながら1.6T帯域幅のしきい値を直接超えます。

8×200 Gbps PAM4 はどのようにして1.6Tを実現するのか？

OSFP MSAで定義されている1.6TAUI-8モードは、224G-PAM4信号変調の106.25 GBdに基づき、8対の差動電気チャネルを使用します。各チャネルの定格速度は200 Gbpsで、8チャネルを並列にすることで総帯域幅は 1.6 Tbps: 8 × 200 Gb/s = 1.6 Tb/s 

ホストインターフェースレベルでは、OSFP MSA は 1×1.6T、2×800G、4×400G、8×200G を含む柔軟な PMD マッピングの組み合わせを計画しています。これらは仕様レベルのマッピング定義であることに注意する必要があります。実際の展開でデバイスがサポートする具体的なオフロードまたは直接接続モードは、スイッチ ASIC、光モジュールソリューション、基盤となる通信プロトコル、および具体的なファームウェア実装に依存します。

224G SerDesへの移行により、1.6Tインターコネクトのスケーリングパラダイムは完全に変わりました。高速物理チャネルの数を2倍にするのではなく、各チャネルの帯域幅を直接2倍にする方式です。

224G SerDesの主な利点とエンジニアリング上の課題

112Gから224G SerDesへ移行するアーキテクチャ上の利点は明らかですが、ボーレートを2倍にすることは、エンジニアリング上の課題も大幅に増加させます。224Gの実用的価値を評価するには、技術的利点とエンジニアリング上の課題のバランスを取りながら、客観的に行う必要があります。

より高い帯域幅密度

単一チャネルの電気信号速度が100 Gbpsから200 Gbpsへ上がることで、標準の8チャネル電気インターフェースを維持しながら総帯域幅は2倍になります。その中核的な価値は、物理ポートをさらに追加することではなく、単位スペースあたりの帯域幅密度を大幅に高めることにあります。これは、スペースに制約のあるAIコンピューティングプラットフォーム—にとって特に重要です。一定のチップパッケージサイズ、スイッチのフロントパネルスペース、限られたシャーシ容量の中で、単一のインターフェースがより高密度のトラフィックスループットを処理しなければなりません。

チャネル数は半減するものの、電気設計の難易度は大幅に増加

16×100Gによって実現される同等の帯域幅と比較すると、8×200Gアーキテクチャでは物理チャネル数が半分で済み、配線の積層によって生じるPCBの混雑とパッケージング圧力が緩和されます。しかし、その代償として、単一電気チャネルのエンジニアリング許容範囲は極限まで圧縮されます。ボーレートは大幅に上昇しており、これが高周波減衰に非常に悪影響を及ぼします。挿入損失、信号反射、チャネル間クロストーク、ビアの寄生効果、コネクタの機械的変形、PCB誘電損失などは、すべて信号インテグリティを直接脅かす可能性があります。チップ・ツー・モジュール（C2M）などのさまざまな相互接続距離を規定するOIF CEI-224G規格では、多層的な連携—SerDesアーキテクチャ、高周波配線、コネクタ選定、チップパッケージングをシステムレベルのエンジニアリングプロセスとして洗練させる必要性が強調されています。

ビットあたりの電力と放熱の課題

基本的に、シングルチャネルの速度を 2 倍にできれば、物理チャネル数を減らして 2 倍の帯域幅を得られるため、ビットあたりの消費電力 (pJ/bit), を削減できるはずです。ただし、これは光モジュールやシステム全体の消費電力が自動的に下がることを意味するわけではありません。消費電力の大きさは、SerDes アナログフロントエンドと DSP アルゴリズムの複雑さ、光コンポーネントの効率、リンク損失補償にどれだけコストがかかるかによって異なります。高消費電力に伴う放熱上の課題も大きな懸念事項です。単位体積あたりの熱密度が劇的に増加する中、光モジュール筐体だけによる受動放熱では不十分であり、モジュールのヒートシンク設計、スイッチ筐体のエアフロー最適化、システム全体の放熱能力を合わせて考慮する必要があります。

信号完全性、等化アルゴリズム、FEC はすべて相互に関連しています。電気信号速度が 2 倍になることでアイダイアグラムのマージンが直接的に損なわれ、高周波損失によって、もともと明瞭だった PAM4 信号が大きく歪みます。チャネル障害を平滑化するために、224G システムでは、送信側 (Tx) と受信側 (Rx) の両端で、より積極的な等化アルゴリズムと DSP 信号補正機能に依存する必要があります。また、プロトコル層およびリンク層では、目標ビット誤り率を確保するために、より堅牢な前方誤り訂正 (FEC) メカニズムも必要です。IEEE P802.3dj 標準作業部会は現在、200G、400G、800G、1.6T の仕様を定義しており、単一チャネル 200 Gbps 電気インターフェースに重点を置いています。これは、224G SerDes が単なるインターフェースチップの置き換えではなく、SerDes、PCB 配線、コネクタ、DSP、FEC、光パッケージング、熱設計を含む包括的なアップグレードであることを示しています。

1.6T光モジュールにおける224G SerDesの実装

224GレベルのSerDesを特定の1.6T光モジュールアーキテクチャにマッピングすると、そのエンジニアリング上の価値がより明確になります。実際の導入では、基盤システムはいずれも8つの200G-PAM4電気インターフェイスに基づいてフル1.6T総帯域幅で動作しますが、光側の実装経路には明確な相違があります。DR8はパラレルファイバー技術に依存する一方、2×FR4はデュアルパス4チャネル波長分割多重（CWDM）アーキテクチャを採用しています。

1.6T DR8 (パラレルシングルモードソリューション): Twin-port (2×800G) OSFP パッケージを使用しており、内部には2つの独立した4チャネル並列 200G-PAM4 光リンクがあり、それぞれが Dual MPO-12/APC インターフェース経由で開始されます。これはシングルモードファイバー上で最大500 metresの伝送距離をサポートします。このアーキテクチャにより、波長分割多重化 (WDM) コンポーネントの挿入損失と組み立ての複雑さが不要になり、データセンター内の高帯域幅・高密度の短距離バックボーン直接接続に最適です。

1.6T 2×FR4 （Coarse Wavelength Division Multiplexingソリューション）： さらに、8×200G電気インターフェースを利用して合計1.6 Tbpsの帯域幅を提供し、光側は2つの4チャネルFR4サブリンクで構成されています。各サブリンクは4つの200G-PAM4光信号を1310nmウィンドウのCWDM4波長グリッドに多重化し、標準Duplex LC（Dual Duplex LC/UPC)インターフェースを介して送受信することで、シングルモードファイバー上で最大2キロメートルの安定した伝送を実現します。マルチファイバー並列ソリューションと比較して、中長距離またはデータセンター間のシナリオにおけるファイバーコア資源の消費を大幅に削減します。

これら2つの典型的な設計は、同じ200Gシングルチャネル電気インターフェース技術を異なる方法で使用して、異なる光実装方式を作成できることを示しています。DR8はマルチファイバー並列化を使用してデータセンター内の高密度短距離相互接続をサポートする一方、2×FR4は波長分割多重化によって距離のボトルネックを克服し、ファイバーコアの使用量を削減します。ネットワークを計画する際には、特定の配管ケーブル資産、ポート分割計画、製品データシート内のパラメータ詳細など、留意すべき点がいくつかあります。

結論

224G SerDesは、1.6T高速ネットワークの基盤となる電気的パラダイムを確立しています—その中核的な意義は、単一チャネル200Gへの速度飛躍を通じて、8チャネル電気インターフェースというシステムの物理的境界を維持することにあります。しかし、このアーキテクチャ上の利点を信頼性の高いサービスコンピューティング能力へと転換するには、SerDesアナログフロントエンド、チャネル整合性、高密度コネクタ、DSP/FECアルゴリズム、高度なパッケージング、システム放熱を含む、チェーン全体にわたる協調的なエンジニアリングアプローチが必要です。

多様なコンピューティング能力の導入ニーズに対応するため、QSFPTEKは異なる光トポロジーをカバーする1.6T光モジュールソリューションを発表しました。伝送距離、ファイバー使用量、パッケージ密度のバランスを取った多様な構成を提供することで、QSFPTEKは、既存インフラ投資を保護しながら、ネットワークアーキテクチャチームが次世代AIコンピューティングクラスター向けの高い回復力を備えた光インターコネクト基盤を円滑に構築できるよう支援することを目指しています。