224G SerDes는 1.6T 광 네트워킹으로의 전환을 어떻게 주도하나요?

단일 채널 전기 신호 속도를 100 Gbps에서 200 Gbps로 두 배로 높임으로써, 8채널 전기 인터페이스는 물리 채널 수를 늘리지 않고도 시스템 대역폭을 800G에서 1.6T로 바로 끌어올릴 수 있습니다. 그러나 이러한 속도 두 배 증가는 연쇄 반응도 가져와 신호 무결성, 이퀄라이제이션 및 신호 처리 알고리즘, 칩 패키징 기술, 전체 전력 소비, 열 관리에 매우 엄격한 엔지니어링 요구 사항을 부과합니다.

이 글에서는 SerDes 기술이 112G에서 224G로 어떻게 진화했는지 살펴봅니다. 1.6T의 기반이 되는 8x200 Gbps 전기 인터페이스 아키텍처의 설계상 트레이드오프와 구현 과제를 살펴보고, 1.6T DR8 및 2xFR4 광 모듈의 구현 전략을 자세히 검토합니다.

224G SerDes 개요: 224G SerDes란 무엇인가요?

SerDes (직렬화기/Deserializer)는 저수준 고속 인터페이스 기술입니다. 핵심 역할은 ASIC 칩과 같은 장치 내부에서 저속 병렬 데이터를 고속 직렬 신호로 변환한 다음, 수신 측에서 이를 다시 병렬 데이터로 복원하는 것입니다. 이러한 직렬-병렬 변환을 통해 스위치, 네트워크 인터페이스 카드(NIC), 광 모듈과 같은 고속 장치는 물리적 핀과 배선을 무작정 늘리지 않고도 대량의 데이터에 대한 고주파 처리량을 지원할 수 있습니다.

업계에서는 이를 "224G SerDes"라고 부르며, 224G급 PAM4 신호 변조를 위해 설계된 고속 전기 인터페이스입니다. 한 가지 일반적인 오해를 명확히 하는 것이 중요합니다. "224G"는 물리적 신호 속도의 세대 수준을 의미하지만, 단일 채널이 전달하는 순 유효 페이로드가 정확히 224 Gbps인 것은 아닙니다. 예를 들어 1.6TAUI-8 인터페이스를 살펴보겠습니다. 이는 OSFP MSA 사양에 정의되어 있으며, 기본 계층은 106.25 GBd 224G-PAM4 신호를 사용합니다. 유효 단일 채널 전송 속도는 200 Gbps입니다.

224G SerDes는 어떻게 1.6T 네트워크를 지원할 수 있나요?

112G에서 224G SerDes로의 전환은 본질적으로 1.6T를 향한 전기 인터페이스 진화의 확장 로직을 재구성합니다. 이전에는 총 대역폭 증가가 주로 "물리 채널 추가"에 의존했지만, 224G SerDes는 단일 채널 전기 신호의 데이터 전송 용량을 100 Gbps에서 200 Gbps로 직접 두 배로 늘립니다.

핵심 아키텍처 변경은 매우 직접적입니다. 단일 채널 100 Gbps → 단일 채널 200 Gbps.

8×200 Gbps PAM4 아키텍처가 더 확장 가능한 이유는 무엇입니까?

800G 시대에는 8×100 Gbps 아키텍처로 집계 대역폭 요구 사항을 충족하기에 충분했습니다. 1.6T가 여전히 112G-PAM4의 단일 채널 100 Gbps 솔루션을 사용한다면, 전체 시스템은 16개의 전기 인터페이스로 확장되어야 합니다.

채널 수가 두 배로 늘어난다는 것은 switch ASIC chip과 optical module 사이에 고속 물리 trace가 훨씬 더 많아진다는 의미입니다. 이로 인해 PCB routing 공간이 크게 줄어들고 chip packaging, connector size 및 overall integration이 훨씬 더 어려워집니다.

여전히 8채널 설계를 사용하는 OSFP 호스트 인터페이스의 경우, 1.6TAUI-8 사양은 채널 수를 늘리지 않고도 원활한 진화 경로를 제공합니다—8채널의 물리적 밀도를 유지하면서 1.6T 대역폭 임계값을 직접 넘습니다.

8×200 Gbps PAM4는 어떻게 1.6T를 달성하나요?

OSFP MSA에서 정의한 1.6TAUI-8 모드는 224G-PAM4 신호 변조의 106.25 GBd를 기반으로 8쌍의 차동 전기 채널을 사용합니다. 각 채널의 정격 속도는 200 Gbps이며, 8개 채널을 병렬로 제공하여 총 대역폭은 1.6 Tbps: 8 × 200 Gb/s = 1.6 Tb/s 

호스트 인터페이스 수준에서 OSFP MSA는 1×1.6T, 2×800G, 4×400G 및 8×200G를 포함한 유연한 PMD 매핑 조합을 계획했습니다. 이는 사양 수준의 매핑 정의라는 점에 유의해야 합니다. 실제 배포에서 장치가 지원하는 구체적인 오프로딩 또는 직접 연결 모드는 스위치 ASIC, 광 모듈 솔루션, 기본 통신 프로토콜 및 특정 펌웨어 구현에 따라 달라집니다.

224G SerDes로의 전환은 1.6T 인터커넥트의 확장 패러다임을 완전히 바꾸었습니다. 고속 물리 채널의 수를 두 배로 늘리는 대신 각 채널의 대역폭을 직접 두 배로 늘린 것입니다.

224G SerDes의 핵심 이점과 엔지니어링 과제

112G에서 224G SerDes로 전환하는 아키텍처상의 이점은 분명하지만, 보드 레이트를 두 배로 높이면 엔지니어링 과제도 크게 증가합니다. 224G의 실질적 가치를 평가하려면 기술적 이점과 엔지니어링 과제의 균형을 맞추며 객관적으로 수행해야 합니다.

더 높은 대역폭 밀도

단일 채널 전기 신호 속도가 100 Gbps에서 200 Gbps로 뛰어오르면서, 표준 8채널 전기 인터페이스를 유지하면서도 총 대역폭은 두 배가 됩니다. 그 핵심 가치는 물리적 포트를 더 추가하는 데 있는 것이 아니라, 단위 공간당 대역폭 밀도를 크게 높이는 데 있습니다. 이는 공간 제약이 있는 AI 컴퓨팅 플랫폼—주어진 칩 패키지 크기, 스위치 전면 패널 공간, 제한된 섀시 용량 내에서 단일 인터페이스가 더 높은 밀도의 트래픽 처리량을 감당해야 하는 환경에서 특히 중요합니다.

채널 수는 절반으로 줄었지만 전기 설계 난이도는 크게 증가

16×100G를 통해 달성되는 동등한 대역폭과 비교하면 8×200G 아키텍처는 물리적 채널 수를 절반으로 줄여 트레이스 적층으로 인한 PCB 혼잡과 패키징 부담을 완화합니다. 그러나 그 대가로 단일 전기 채널의 엔지니어링 허용 오차가 극한까지 축소됩니다. 보드율이 크게 증가했으며, 이는 고주파 감쇠에 매우 부정적인 영향을 미칩니다. 삽입 손실, 신호 반사, 채널 간 누화, 비아 기생 효과, 커넥터 기계적 변형, PCB 유전체 손실과 같은 요소는 모두 신호 무결성을 직접적으로 위협할 수 있습니다. 칩-모듈(C2M)과 같은 다양한 인터커넥트 거리를 규정하는 OIF CEI-224G 표준은 다층 협업을 강조하며—SerDes 아키텍처, 고주파 트레이스, 커넥터 선택 및 칩 패키징을 시스템 수준의 엔지니어링 프로세스로 세밀하게 개선해야 합니다.

비트당 전력 및 열 방산 과제

기본적으로 단일 채널 속도를 두 배로 높일 수 있다면, 더 적은 물리적 채널로 두 배의 대역폭을 얻을 수 있으므로 비트당 전력(pJ/bit),을 줄일 수 있어야 합니다. 하지만 이것이 광 모듈이나 전체 시스템의 전력 사용량이 자동으로 줄어든다는 의미는 아닙니다. 전력 사용량은 SerDes 아날로그 프런트엔드와 DSP 알고리즘이 얼마나 복잡한지, 광 부품의 효율이 얼마나 높은지, 링크 손실 보상 비용이 얼마나 드는지에 따라 달라집니다. 높은 전력 소비에 수반되는 방열 문제도 큰 우려 사항입니다. 단위 부피당 열 밀도가 급격히 증가함에 따라 광 모듈 케이싱만으로는 수동 방열이 충분하지 않으며, 모듈 히트싱크 설계, 스위치 섀시 공기 흐름 최적화, 전체 시스템 방열 용량을 함께 고려해야 합니다.

신호 무결성, 이퀄라이제이션 알고리즘 및 FEC는 모두 연결되어 있습니다. 전기 신호 속도가 두 배가 되어 아이 다이어그램 마진을 직접적으로 감소시키며, 고주파 손실은 원래 명확했던 PAM4 신호를 심각하게 왜곡합니다. 채널 손상을 완화하기 위해 224G 시스템은 송신기(Tx)와 수신기(Rx) 양단에서 더 공격적인 이퀄라이제이션 알고리즘과 DSP 신호 복구 기능에 의존해야 합니다. 프로토콜 및 링크 계층에서도 목표 비트 오류율을 보장하기 위해 더 강력한 순방향 오류 정정(FEC) 메커니즘이 필요합니다. IEEE P802.3dj 표준 작업 그룹은 현재 200G, 400G, 800G 및 1.6T 사양을 정의하고 있으며, 핵심 초점은 단일 채널 200 Gbps 전기 인터페이스에 있습니다. 이는 224G SerDes가 단순한 인터페이스 칩의 대체품을 넘어 SerDes, PCB 라우팅, 커넥터, DSP, FEC, 광 패키징 및 열 설계를 포함하는 완전한 업그레이드임을 보여줍니다.

1.6T 광 모듈의 224G SerDes 구현

224G급 SerDes를 특정 1.6T 광 모듈 아키텍처에 매핑하면 그 엔지니어링 가치가 더 명확하게 드러납니다. 실제 배포에서는 기본 시스템이 모두 8개의 200G-PAM4 전기 인터페이스를 기반으로 전체 1.6T 집계 대역폭으로 동작하지만, 광학 측면의 구현 경로에는 명확한 차이가 있습니다. DR8은 병렬 광섬유 기술에 의존하는 반면, 2×FR4는 듀얼 경로 4채널 파장 분할 다중화(CWDM) 아키텍처를 채택합니다.

1.6T DR8 (병렬 단일 모드 솔루션): Twin-port (2×800G) OSFP 패키지를 사용하며, 내부에는 두 개의 독립적인 4채널 병렬 200G-PAM4 광 링크가 있고, 각각은 Dual MPO-12/APC 인터페이스를 통해 시작됩니다. 이는 단일 모드 파이버에서 최대 500미터의 전송 거리를 지원합니다. 이 아키텍처는 wavelength division multiplexing (WDM) 구성 요소의 삽입 손실과 조립 복잡성을 없애 데이터 센터 내 고대역폭, 고밀도 단거리 백본 직접 연결에 적합합니다.

1.6T 2×FR4 (Coarse Wavelength Division Multiplexing 솔루션): 또한 총 대역폭 1.6 Tbps를 제공하기 위해 8×200G 전기 인터페이스에 의존하며, 광 측은 두 개의 4채널 FR4 서브 링크로 구성됩니다. 각 서브 링크는 네 개의 200G-PAM4 광 신호를 1310nm 창의 CWDM4 파장 그리드에 다중화하고, 표준 Duplex LC (Dual Duplex LC/UPC) 인터페이스를 통해 송수신하여 최대 2킬로미터의 단일 모드 광섬유에서 안정적인 전송을 달성합니다. 다중 광섬유 병렬 솔루션과 비교하여 중장거리 또는 크로스 데이터 센터 시나리오에서 광섬유 코어 리소스 소비를 크게 줄입니다.

이 두 가지 일반적인 설계는 동일한 200G 단일 채널 전기 인터페이스 기술을 서로 다른 방식으로 사용하여 서로 다른 광 구현 방식을 만들 수 있음을 보여줍니다. DR8은 데이터 센터 내 고밀도 단거리 상호 연결을 지원하기 위해 다중 광섬유 병렬성을 사용하는 반면, 2×FR4는 파장 분할 다중화를 통해 거리 병목 현상을 극복하고 광섬유 코어 사용량을 줄입니다. 네트워크를 계획할 때는 특정 도관 케이블링 자산, 포트 분할 계획, 제품 데이터시트의 매개변수 세부사항 등 몇 가지 사항을 염두에 두어야 합니다.

결론

224G SerDes는 1.6T 고속 네트워크의 기본 전기 패러다임을 확립하고 있으며—그 핵심 의미는 단일 채널 200G 속도 도약을 통해 8채널 전기 인터페이스라는 시스템의 물리적 경계를 유지하는 데 있습니다. 그러나 이러한 아키텍처 이점을 신뢰할 수 있는 서비스 컴퓨팅 성능으로 전환하려면 SerDes 아날로그 프런트엔드, 채널 무결성, 고밀도 커넥터, DSP/FEC 알고리즘, 고급 패키징 및 시스템 방열을 포함하는 전체 체인에 걸친 협업 엔지니어링 접근 방식이 필요합니다.

다양한 컴퓨팅 성능 배포 요구를 해결하기 위해 QSFPTEK는 다양한 광 토폴로지를 포괄하는 1.6T 광 모듈 솔루션을 출시했습니다. 전송 거리, 광섬유 오버헤드, 패키징 밀도의 균형을 맞춘 다양한 구성을 제공함으로써 QSFPTEK는 네트워크 아키텍처 팀이 기존 인프라 투자를 보호하면서 차세대 AI 컴퓨팅 클러스터를 위한 고탄력성 광 상호 연결 기반을 원활하게 구축하도록 돕는 것을 목표로 합니다.